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vhdl 仿真波形时某一信号变成高阻态,为什么?

开发异常方案库  收集整理于:2020-05-08 20:39:00  浏览:66次
请问用quartus ii编写完vhdl语言,进行仿真波形时,有一信号的最低位变成高阻态,是什么原因呢?如何解决呢? 

------网友观点--------------------
很大的可能是 逻辑中没有使用到而被优化掉了

------网友观点--------------------
仿真时序有不合理的设计
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